Experience

NEXVISION SAS
• France
• Appliances, Electrical, and Electronics Manufacturing
• 1 - 100 Employee
• Ingénieur FPGA

  • Apr 2019 - Present


Altran

• Australia
• Construction
• 1 - 100 Employee

• Ingénieur FPGA

  • Feb 2017 - Apr 2019

  Réalisation de nouveaux FPGA pour des équipements de télécommunications.Objectif(s) : • Développement et intégration de nouvelles fonctionnalités dans des FPGARéalisation(s) : • Études et Architecture des nouvelles fonctionnalités• Développement en VHDL• Création d'un environnement de test en VHDL• Intégration et test physique sur carteEnvironnement(s) technique(s) : • Modelsim, VHDL, FPGA, Quartus II, Vivado 2015, Lattice Diamond• Altera Cyclone V, Xillinx artix7, Lattice MachXO2 Show less

• Ingénieur FPGA

  • Nov 2016 - Feb 2017

  Réalisation de la vérification virtuelle d'un FPGA au standard DO254 DAL B pour THALES Avionics.Objectif(s) : • Mise en place d’un environnement de test (testbench) en VHDL qui effectue la vérification virtuelle d’un FPGA au standard DO254 DAL B.Réalisation(s) : • Création d'un environnement de test en VHDL• Développement en VHDL des models de test• Rédaction des scripts de test en TCLEnvironnement(s) technique(s) : • Modelsim, VHDL, FPGA, Script TCL, DO254 Show less



Elsys Design

• France
• Engineering Services
• 200 - 300 Employee

• Ingénieur FPGA

  • Sep 2016 - Oct 2016

  Mise en place d’un bus de données série asynchrone « maison » qui fait le lien entre 2 FPGA Réalisation(s) : • Développement en VHDL des interfaces d’accueil du bus Environnement(s) technique(s) : • ATDM, Modelsim • VHDL Mise en place d’un bus de données série asynchrone « maison » qui fait le lien entre 2 FPGA Réalisation(s) : • Développement en VHDL des interfaces d’accueil du bus Environnement(s) technique(s) : • ATDM, Modelsim • VHDL



Thales

• United States
• Financial Services
• 1 - 100 Employee

• Ingénieur Stagiaire

  • Feb 2016 - Jul 2016

  Implémentation Hardware en VHDL d’un codec de compression vidéo (Dirac Pro): • L’algorithme de compression : SMPTE2042 Low Delay (VC-2 Low Delay Video Codec ou Dirac Pro) • Implémentation de l’Ondelette Discrete (DWT) de Legall(5/3) sur 3 niveaux par la méthode du lifting scheme suivis d’étages de quantification puis d’un codage entropique (Variable Length Exp-Golomb) Réalisation(s) : • Etude de l’algorithme de compression en C (virgule fixe) • Développement du VHDL avec respect des timings avec TimeQuest • Test de l’encodeur sur carte Cyclone V GT avec une entrée vidéo DVI et SignalTap. Environnement(s) technique(s) : • Quartus II v14.1 TimeQuest, SignalTap, Modelsim • VHDL, Script TCL, Langage C • Tests sur carte développement FPGA Altera Cyclone V GT. Show less